RISC-V

O objetivo dos autores do RISC-V era de fornecer diversos designs de CPU diferentes sob a licença BSD. Tal licença permite que designs baseados em RISC-V possam ser implementados tanto de maneira aberta como proprietária, ao contrário de outros designs como ARM ou MIPS, que cobram taxas pelo uso de suas patentes além de requererem acordos de não-divulgação para liberação de suas respectivas documentações.

O seu caráter aberto também facilita um possível uso educacional, a escrita de compiladores e sistemas operacionais otimizados além da auditoria de segurança da arquitetura.

Desenvolver uma nova arquitetura de CPU requer um esforço conjunto de experts de diversas áreas, o que torna a criação de uma arquitetura aberta viável extremamente complicada. O sucesso do RISC-V foi possível graças ao trabalho de diversos especialistas e voluntários, o que de acordo com seus contribuidores o torna um projeto provindo do esforço comunitário.

Antecessores

A ideia de arquiteturas com conjunto de instruções reduzida (RISC) é oriunda dos anos 1980.^[2] Em 1990, foi criada a ISA DLX para uso primariamente educacional, sem atingir sucesso comercial. Versões antigas da ISA ARM (versão 2 e anteriores) tem seus conjuntos de instruções como parte do domínio público, sendo utilizadas como base para três implementações abertas que nunca chegaram a ser fabricadas.^[3][4] OpenRISC foi criado com base na DLX, recebendo implementações com núcleos de 32 e 64 bits, mas sem sucesso em larga escala.

Fundação

O projeto RISC-V iniciou-se quando Krste Asanović notou que haviam usos e viabilidade para um sistema computacional aberto, decidindo então desenvolver e publicar em um curto projeto de verão. O objetivo era criar um projeto com aplicações acadêmicas e industriais.^[5] O projeto também contou com o auxílio de David Patterson, um dos idealizadores da ideia original da arquitetura RISC,^[2] e com financiamento inicial da DARPA.

Apoiadores

RISC-V conta com a participação de empresas do ramo como: AMD, Andes Technology, BAE Systems, Berkeley Architecture Research, Bluespec, Inc., Cortus, Google, GreenWaves Technologies, Hewlett Packard Enterprise, Huawei, IBM, Imperas Software, ICT, IIT Madras, Lattice Semiconductor, Mellanox Technologies, Microsemi, Micron, Nvidia, NXP, Oracle, Qualcomm, Rambus Cryptography Research, Western Digital, e SiFive. A arquitetura está oficialmente suportadapelo Linux versão 6.5 ^[6][7]

Várias implementações (tanto abertas como fechadas) estão sendo ou já foram desenvolvidas sobre RISC-V, dentre elas:

Disponíveis Comercialmente

• N25 e NX25 da Andes Technology Corporation, uma das primeiras empresas a apoiar a fundação RISC-V.^[8]
• Um SoC 64-bits de quatro núcleos e um SoC compatível com a plataforma Arduino criados pela SiFive.
• Uma família de processadores baseados nos subsets RV32GC e RV64GC produzidos pela Imperas para sistemas embarcados.
• GAP8, um processador 32-bits de 1+8 núcleos, além de um SoC e placa de desenvolvimento baseados em tal, criados pela GreenWaves Technologies.^[9]

Em Desenvolvimento

• Seis CPUs com diferentes aplicações como IoT e servidores sendo desenvolvidos pelo Instituto Indiano de Tecnologia Madras.^[10]
• Uma nova versão do processador Falcon presente em placas de vídeo da linha GeForce da Nvidia.^[11]
• Uma CPU para sistemas embarcados desenvolvida pela ASTC.^[12]
• Um dos fundadores da Adapteva planeja usar RISC-V como base para um sucessor de sua linha de aceleradores de hardware.^[13]
• A organização sem fins lucrativos LowRISC planeja desenvolver um SoC aberto baseado na ISA do RISC-V 64 bits.^[14]
• O laboratório de computação da Universidade de Cambridge em parceria com o projeto FreeBSD, realizou uma conversão do mesmo para RISC-V para ser usado em pesquisas de hardware e software.
• A Universidade de Bolonha em parceria com o Instituto Federal de Tecnologia de Zurique desenvolveu o processador aberto PULPino baseado em RISC-V.^[15]
• A Western Digital anunciou planos para utilizar processadores RISC-V em vários de seus futuros produtos.^[16]
• A Esperanto Technologies anunciou que está desenvolvendo diversos chips baseados em RISC-V, como o ET-Maxiom para aplicações de alta performance, o ET-Minion com alta eficiência energética e o ET-Graphics para processamento gráfico.^[17]

Conjunto Base e extensões

RISC-V foi criado com modularidade em mente, e categoriza partes de seu conjunto como extensões, separando-as por número de bits, base numérica, aplicação e extras. Quando uma extensão é marcada como "congelada", isto significa que esta provavelmente não receberá alterações, exceto em sua documentação.

O conjunto básico do RISC-V é o Conjunto de Instruções com Inteiros "RV32/64/128I" ou "RV32E"(com apenas 16 registradores, para uso em sistemas embarcados).

Extensões extras podem então ser adicionadas a base: Multiplicação e Divisão de Inteiros ("M"), Instruções Atômicas ("A") para realizar leitura e escrita simultânea, Ponto Flutuante IEEE de precisão simples ("F"), dupla ("D") ou quadrupla ("Q"), aleḿ da extensão "compacta" ("C") que visa reduzir o tamanho dos binários para a plataforma.

Existem planos para extensões que suportem Virtualização,^[18] Hipervisores, Manipulação de Bits ("B"), Ponto Flutuante Decimal ("L"), SIMD (do português Instrução Única, Dados Diversos) ("P"), Processamento Vetorial ("V") e Memória Transacional ("T"), dentre outras.^[19]

Registradores

RISC-V conta com um registrador com valor constante 0, 31 registradores para inteiros e 32 registradores opcionais para ponto flutuante (incluídas na extensão "F"). Já o RISC-V para sistemas embarcados (base "E") conta com apenas 16 registradores.^[19]

Memória

Assim como a maioria de designs baseados em RISC, RISC-V é uma arquitetura de Load/Store, onde só acessa a memória para leitura ou escrita.

A memória é organizada em bytes de 8 bits, em ordem little-endian.^[19] Leituras e escritas operam com palavras de 8 bits ao tamanho máximo suportado pelo computador.

Aritmética

O conjunto base "I" do RISC-V contém as instruções matemáticas básicas de adição, subtração, deslocamento de bits, lógica bit-a-bit além de comparação.

O conjunto de extensão "M" inclui multiplicação e divisão de números com ou sem sinal, incluindo suporte a tais operações com precisão dupla.

O conjunto de extensão "F" inclui operações com números de ponto flutuante além de incluir 32 registradores adicionais aos registradores da base (31+1). As extensões "D" e "Q" lidam com operações de ponto flutuante de base 64 e 128 bits respectivamente e requerem a presença do conjunto "F". Se o computador não contém as extensões de ponto flutuante, podem mesmo assim realizar tais operações utilizando uma biblioteca que as implementa em software.^[19]

• Site oficial